用户可配置逻辑功能的集成电路

PROM、PAL、GAL、CPLD、FPGA层次关系

学生常把PLD当成'更好的逻辑器件'，但二者本质是不同设计哲学——一个像印刷成书的固定内容，一个像可擦写的空白笔记本。

PLD核心的与门阵列和或门阵列

从上往下读：信号经过两层可编程节点，才形成最终输出函数。

前页已经看到，PLD的差异不只在于“能不能编程”，而在于与、或阵列哪一层可改，以及输出端能不能重配。PROM、PAL、GAL正是在这条轴线上给出三种结构取舍。

CPLD 与 FPGA 都"可编程"，但架构粒度天差地别，混用会选错器件。

前面讲的与或阵列、CPLD、FPGA 都是「已经搭好的硬件」——那用什么方式告诉芯片你要它长成这样？这就要换一种思维方式。

看一个最小但完整的Verilog模块，掌握模块、端口、逻辑体三段式写法。

模块由module…endmodule包裹；端口三件套是「方向+类型+位宽」；输出用reg而非wire，是因为它在always块中被赋值。

上一页我们认识了 Verilog 模块的结构。但写代码时每个信号前都要声明类型——就像电路元件有不同的封装：有的是纯导线，有的能存电荷。类型决定了信号怎么被赋值、综合成什么硬件。

三组运算对比：逐bit的位运算、整体判布尔的逻辑运算、按数值计算并按位宽截断的算术运算。

L13按位与逐bit相与得1000_0000；L18逻辑与把8位数当布尔值，输出仅1bit；L22加法172+195=367超出8位，按位宽截断为0x6F。

Verilog有三种描述方式，从底层结构到高层算法逐步抽象。

用基本门元件搭建2选1选择器，展示门级结构描述风格。

高亮行依次声明内部连线、实例化与/或/非基本门，呈现"把电路当成连线网络"的描述方式。

用 assign 把组合逻辑写成单条表达式——条件运算符与按位形式任选一种。

assign 持续监测右侧表达式，输入任一变化立刻驱动 y；条件运算符和按位写法在 RTL 层等价，综合结果都是同一个二选一多路选择器。

用always块描述一个4选1数据选择器，展示组合逻辑行为建模的标准写法。

output必须声明为reg才能在always块里赋值；@(*)通配敏感列表覆盖所有右侧信号；default补全sel的四种取值，杜绝锁存器推断。

8 位加法器由两个 4 位加法器实例化拼出，看 Verilog 层次化调用语法。

5 个高亮讲清层次化三要素：实例名=物理块标签；.port(sig) 按名连；[3:0]/[7:4] 位选择把 8 位总线拆给 4 位端口；wire c1 把多个实例串成进位链。

用同一个 4 选 1 多路选择器对比 if-else 与 case 两种写法,展示综合后硬件结构的关键差异。

if-else 综合成优先级多路选择器链,末尾 else 兜底避免推断锁存器;case 综合成并行多路选择器,各分支优先级相同,必须枚举所有 sel 值或显式 default。

always块里写条件时，等号其实有两种写法——"="和"<="。多了一个尖括号，执行时机却完全不同，这是Verilog区别于普通编程语言最关键的一处设计。

你已经写过 always、assign、if/case——但并不是所有 Verilog 代码都能变成真实芯片。这一页要回答：综合工具到底认哪些语句，不认哪些？

先合上笔记想五分钟，再对照参考答案。三问分别对应 PLD 的本质、Verilog 的陷阱、综合的边界。