上一页讲了逻辑运算的数学基础——布尔代数。但数学只活在纸上，电脑却是硅片、铜线和电压。0 和 1 怎么'变成'实实在在的电信号？这就要靠电路来实现。

三组平行映射：左侧是逻辑世界，右侧是物理电路，从左往右读。

上页说非门由一颗晶体管实现，那与门呢？TTL的诀窍是'多发射极'——一颗晶体管造出多个发射极，每个对应一路输入，直接做'与'运算，再反相就是NAND。

信号从A、B出发，依次经Q1多发射极管、Q2分相器、Q3/Q4推挽输出级，最终在Y得到与非结果。沿箭头方向读即信号走向。

TTL信号从输入到输出经历五级传递，每级都承担特定逻辑或电平任务。

上一页看到 TTL 输出看似干净的电平，但导线上的噪声、电源波动会让它抖动。接收端怎么判断这到底是 1 还是 0？靠的就是输入输出门限。

前页我们看到信号在TTL电路里从输入走到输出，但这过程不是免费的——电路一直在烧电，响应也不是瞬时的。这页我们深入看TTL的功耗从哪来、速度卡在哪、以及两者不得不说的矛盾。

沿主信号流（VIN→Q1→Q2→输出）逐级看，实线是通路，虚线是保护旁路。

• ✓TTL是电流型逻辑：饱和导通拉低，截止靠上拉拉高
• ✓图腾柱输出有源下拉不对称——扇出受低电平灌电流限制
• ✓速度与功耗正相关，速度-功耗积是TTL核心权衡
• ✓5V固定电平与静态功耗使TTL在大规模集成中被CMOS取代

上一节我们看到 TTL 的输出级总有一条从 Vcc 到地的电流通路，这意味着即使门不翻转，也在持续耗电。CMOS 换了个思路——让两个管子「轮流接力」，稳态时彻底切断这条通路。

纵向看是VDD到GND的串联通路，两侧虚线表示栅极受同一输入控制。

上节课我们用一对PMOS加NMOS搭出了反相器，只能算'非'。要实现与非、或非这种复合逻辑，光一对管子不够——得把多对管子按特定规律串并联。

上一节我们认识了CMOS反相器、与非门、或非门的电路结构。本节把视线从「里面」转到「门口」——看输入脚如何识别0/1，输出脚能驱动多大负载，又靠什么抵御静电冲击。

上页的CMOS反相器在稳定输出时会切断电源到地的通路；输入一翻转，负载电容便开始充放电。把这些充放电按时间累计，就得到它的功耗。

上一页我们看到 CMOS 静态时几乎不耗电——这正是它能走进手机、笔记本、CPU 的关键。结合前面 TTL 的特性，我们来系统对比一下。

TTL和CMOS同为逻辑芯片家族，但内部截然不同。搞不清该选谁，是硬件工程师最常踩的坑。

前面看到TTL和CMOS各有自己的电平标准——输出高电平能到多高、输入高电平需要多高，两边不是一回事。当两种电路直接相连时，电平门槛对不上就要出问题。

前面我们用晶体管一级级搭出门电路，但门电路一旦焊死就再也改不了。HDL让我们用文本「画」出可任意改写的电路——这是硬件设计的转折点。

用 Verilog 把上一页的真值表直接写成可综合的硬件代码

assign 把布尔表达式直接映射成门；wire 是模块内连线；按端口名实例化即可复用门

用assign和位运算符写出三种常用复合门——与非、或非、异或

三条assign对应三种复合门：~& 是「与后取反」、~| 是「或后取反」、^ 本身就是异或；每条表达式综合后都会变成实际门电路，与上一页基本门一脉相承。

RTL综合、门级映射、布局布线的流程

一个完整的一位全加器：从端口声明到 dataflow 描述，对应真值表的每一行。

两个 assign 就是真值表的逻辑化简：sum 用三级异或覆盖三变量，cout 用"两两与再或"实现多数函数，综合器会映射到 LUT 与进位链。

同一功能的两种 Verilog 写法：case 语句 vs 条件运算符，看看语法和综合结果有什么差异。

case 用 always+reg 过程赋值，多分支可读性好；条件运算符用 assign+wire 连续赋值，写法更紧凑。两者综合后的硬件结构基本一致，都是 2-to-1 选择器级联。

标准 CMOS 二输入与非门（NAND）的结构是 PMOS 并联在上、NMOS 串联在下。这种结构的根本原因是：

• ✓逻辑运算的电路实现，本质都是上拉/下拉网络的开关组合
• ✓TTL与CMOS是同一抽象层的速度、功耗、噪声权衡
• ✓HDL把设计从器件拓扑提升到行为描述，隐藏底层细节
• ✓综合是连接HDL与真实电路的唯一桥梁，约束决定结果
• ✓接口电路本质是不同电压域之间的电平翻译器

三个开放题，先自己琢磨 30 秒再看参考答案。注意：答案给的是思路，不是标准答。