前面学的与或非门有个共同特点:输入变,输出立刻跟着变;输入没了,输出就没了——电路完全没有「记忆」。可现实中很多场景需要「记住」之前发生了什么,这正是触发器要解决的问题。

上一页看到了触发器能存住一位状态——但这「存住」究竟是怎么做到的？答案藏在门电路的接法里：把输出端回接回输入端，状态就被自己锁住。

门电路能算，但算完结果就消失了。要让结果留下来，必须让输出回头参与下一轮运算——这就是反馈。RS 锁存器是最简单的反馈结构。

从输入到输出，看 RS 锁存器如何在约束 R·S=0 下完成置位、复位与保持三种动作。

从工作原理归纳真值表，画出状态波形，再看禁止态在物理上究竟禁止了什么。

上页的基本RS锁存器有个硬伤：输入一变输出立刻跟随，无法控制"什么时候才允许更新"。解决办法很直觉——在S、R和锁存器之间加一道门，用时钟C统一开关。

主线展示CLK高电平期间Q跟随S/R变化的透明过程；右支展示窄脉冲经透明窗口被原样传到输出，造成时序紊乱。

上页的电平触发SR触发器有个限制：S和R不能同时为1，否则状态不确定。能不能用一个信号同时控制S和R，并保证它们永远互斥？这个问题的答案，就是D触发器。

电平触发D触发器在使能信号的不同电平下，呈现透明与锁存两种截然不同的传输行为。

两级电平触发器串联，时钟反相实现脉冲触发

看四条信号线在时钟推动下如何接力传输D值——主锁存器在高电平采样,从锁存器在低电平把结果推给Q。

主从SR触发器在两个时钟相位下分阶段完成状态更新：主级采样，从级输出。

主从SR的空翻问题虽已解决，但S=R=1这个禁区仍然存在。这一页要解决的核心问题：能否在保留双输入的同时，把禁区转变成有用的功能？这正是JK触发器诞生的动机。

J=K=1 时主从JK触发器每个CLK周期最多翻一次，这就是一次变化原则。

主从SR与主从JK结构几乎一样，仅差两根从输出端拉回来的反馈线；正是这两根线让JK从'有禁态的SR'升级为'功能完备'的触发器。

脉冲触发把一个时钟切成两半：CP=1主级采样，CP=0从级输出。

上一页时序里主锁存器Q_M在CLK=1内看似能多次跳变，但JK主从触发器有一条硬约束——整个高电平期间它只能翻一次。这次来看它的机理和影响。

上一节我们用主从结构把一拍切成两段——先存后传。但为什么要这么绕？电平触发时输出会跟着输入一路滑，主从结构到底稳在哪？这页从空翻现象切入，对比两种触发方式的抗干扰能力。

前面看到主从结构虽然解决了空翻，又冒出「一次变化」：CLK 高电平期间主锁存器被输入污染。根源是窗口太宽——整个电平都在采样。能不能压到极限，只留下边沿那一刻？这就是边沿触发的设计目标。

沿CP时序走一圈：封锁→采样→维持/阻塞→锁存→稳定，重点看上升沿瞬间的两根反馈线动作。

从左到右看：φ和φ非反相控制两组传输门，主从两级锁存交替工作实现边沿触发。

看两级锁存器如何用反相时钟串接，再加反馈回路把 SR 改造成 JK。

电平、脉冲、边沿三种触发方式在采样窗口与抗干扰能力上容易混淆，决定了JK边沿触发器为何成为主流。

前面学了 RS、D、JK 等多种触发器电路，形态各异。但任何触发器都能用三种语言统一描述——功能表、特性方程、状态图，本质是同一对象的三种视角。

功能表、Q*=S+R̅Q、状态图（两个稳态）

状态图：两个圆是稳态，箭头是JK输入下的次态迁移。四种功能画在同一闭环内。

状态转移图：T=0时自环保持，T=1时两态互转。

四种描述方法收敛到 Q*=D 最简形式，并衍生延迟与时序应用

SR有约束、JK万能、D最简、T仅翻转——四者激励表各异,转换关系是设计的核心。

前面我们认识了D触发器能"记住"一个比特。但实际芯片要把几十上百个触发器集成，还要兼顾组合输出和反馈——PAL/GAL用"输出宏单元"统一打包。

用 Verilog 写一个带异步复位的 D 触发器，对应前面的边沿触发结构。

posedge clk 声明边沿触发；negedge rst_n 实现异步复位；非阻塞赋值 <= 在时钟上升沿瞬时锁定 D，等价于维持阻塞结构的物理采样。

主从JK触发器CP=1期间，因J=K=1使主触发器由0翻转为1；随后J拉低为0、K保持1。CP下降沿到达时，从触发器输出Q为？

• ✓演进核心是抗干扰：电平→脉冲→边沿，逐级封堵空翻与一次变化漏洞
• ✓触发方式与逻辑功能两轴正交，3×4=12种组合但仅少数常用
• ✓边沿触发本质是瞬时窗口采样，从原理上绕开一次变化问题
• ✓特性方程、功能表、状态图是同一逻辑的三种等价描述
• ✓JK涵盖D与T功能，是FPGA中触发器的基本构造单元

请先独立思考三个问题，再对照参考答案。问题比答案更重要——关键在思考路径。