时序和组合名字只差一个字，本质却天差地别——一个记得住过去，一个只看得见当下输入。

上一页我们看到，时序电路和组合电路最大的差别是——它有「记忆」。那这个「记忆」到底从哪儿来？为什么加上记忆之后，电路行为就完全变了？答案就在它的三个组成部分里。

左右两个稳态；实线为触发切换，虚线自环表示无输入时状态自保持——这正是'存储'的来源。

上页画出了时序电路的结构——组合逻辑加触发器。但工程师不能只靠看图，他们需要几组代数方程来精确刻画「输入怎样决定下一步」，就像物理定律要用公式表达一样。

从方程到表格到图形的映射

沿时间轴看四个信号的先后——输入D、时钟CLK、状态Q、输出Y，谁先动谁后动。

用 30 行 Python 完整跑一遍「方程→表→图→时序」四步分析。

代码骨架严格对应分析的四步：先用 D 表达式把电路写成函数，再穷举现态得到状态表，再把 (现态→次态) 装进字典画状态图，最后逐拍仿真得到波形。

上页说单个触发器只能存 1 比特。要存一个字节（8 位）、一个字（32 位）怎么办？把多个触发器并排放在一起，让它们步调一致地工作——这就是寄存器的构造思路。

都叫"寄存器"，但数据吞吐方式截然不同——一个按位串行流动，一个整组并行搬运。

寄存器不只是存放数据，它在数字系统里有四种典型用武之地。

寄存器能存一组比特，但如果让这组比特每来一个时钟就按固定规律自动变化——比如加 1——它就变成了计数器。计数器设计的核心就两个问题：状态怎么编码、状态怎么循环。

中心是组合逻辑，外围是触发器；同一时钟并行驱动所有触发器，避免串行进位延迟。

Verilog 实现：3 位同步计数器，把状态图翻译成 D 触发器电路

D0..D2 正是 K 图化简后的次态方程；三只 D 触发器在同一时钟沿采样，这就是「同步」的电路含义。

两种把二进制计数器"截断"成 M 进制计数器的工程做法，区别在于如何处理越界态。

从状态表出发到画出电路，标准流程浓缩在这四步。

用Verilog实现模5同步计数器：3位状态、5个有效态、计数到S4后归零。

模5 = 计数到S4后归零，其余状态顺序加1。这是把状态表直接翻译成always块——状态转移的代码落地。

设计模5计数器时，原始状态表里常藏着冗余——两个状态行为完全一样却各占一格。怎么挑出可以合并的？这就要请出'等价状态'这把筛子。

同步靠统一时钟协调，异步靠信号传递——设计哲学截然不同

异步计数器（行波计数器）的级联结构：外部时钟只接第一级，后续各级时钟来自前级输出，信号逐级传递。

沿箭头追踪时钟在异步计数器中的级联延迟，看单级 Δt 如何累积成译码毛刺与竞争冒险。

异步计数器的分频、测量、时序控制三类应用，背后其实是同一条信号链：高频时钟逐级降频后送入系统。

下列关于时序逻辑电路的描述，哪一项最准确地揭示了其与组合逻辑电路的本质区别？

先合上 PPT 自己想，再点开答案对照思路，不必追求唯一解。