可编程逻辑器件
分清PLD/CPLD/FPGA三代核心器件的结构边界与场景取舍
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可编程逻辑器件
分清PLD/CPLD/FPGA三代核心器件的结构边界与场景取舍
可编程逻辑器件概述
上一页我们知道 PLD 是「能改逻辑」的器件——但它到底是什么、怎么一步步走到今天、又分哪几类?这一页把整个家族的全貌摊开来看。
积木块是固定逻辑单元,按图纸拼搭 = 按需求烧写连线与功能
早期PLD器件:FPLA/PAL/GAL
FPLA的可编程与门/或门阵列、PAL的熔丝技术、GAL的E²CMOS工艺对比
FPLA/PAL/GAL结构对比
从左到右看三种PLD的演进:FPLA最灵活,PAL做减法,GAL在PAL基础上加了可配置输出。
EPLD与CPLD架构
前页 GAL 把'熔丝不可逆'的痛解决了——电擦电写。但工程师很快又嫌它集成度不够:要实现一个 32 位计数器,一片 GAL 拼不下。EPLD 与 CPLD 接力,把规模和灵活性都往上推一档。
每间办公室(逻辑块)各干各的活,中央走廊(PIA)让任意两间直通,无需绕路
CPLD内部结构
自顶向下读:CPLD芯片由LAB、PIA、IOB三大块构成,LAB内含若干宏单元。
FPGA架构详解
查找表(LUT)、CLB、BRAM、时钟管理的技术原理
CPLD vs FPGA
同样叫"可编程逻辑器件",但架构差异让两者擅长场景完全不同。放一起对比,才能看清边界。
- 集成度低:数千门级,宏单元阵列结构
- 延时确定:连续布线,pin-to-pin 延时固定
- 功耗平稳:与逻辑使用量弱相关,上电即工作
- 适用场景:粘合逻辑、接口桥接、状态机控制
- 集成度高:百万门级,LUT 细粒度阵列
- 延时不定:分段布线,依赖布局布线结果
- 功耗可变:静态低,动态随频率利用率上升
- 适用场景:高速并行计算、DSP、协议栈、ASIC 原型
ISP与GDS技术
比较完CPLD与FPGA后,设想器件已经焊上板:工程师仍能用下载线更新配置;到芯片投片时,版图数据以GDSII文件交给工厂。两者处理的数据完全不同。
门锁成品对应已装配器件,施工图对应投片版图;前者改配置,后者指导制造。
PLD开发流程
以 Xilinx Vivado Tcl 脚本为蓝本,展示从 HDL 输入到比特流烧录的完整 PLD 开发流程。
L3 加载设计、L7 仿真、L12 综合、L16 布局布线、L21 生成比特流、L22 烧录器件——串起 PLD 从源代码到硬件运行的完整链路。
施密特触发器
彻底搞懂施密特触发器如何用双阈值回差消除噪声,以及它在波形整形中的工程边界
门电路组成的施密特触发器
上一页看到施密特触发器的滞回曲线——两个阈值夹出一条'死区'。但这条曲线从哪来?为什么会有两个门槛?这页用门电路把它拆开看。
水位涨到 90% 才关阀(上门限),降到 20% 才开阀(下门限),中间区不动作,避免在单一阈值附近反复抖动
施密特触发器工作原理
沿时序读图:每一次翻转都被反馈重新定义下一次翻转的阈值,VT+ 与 VT- 由 Vo 当前状态决定。
集成施密特触发器
上一页用两个非门和电阻搭出了施密特触发器,但工程上没人焊分立元件——直接用集成芯片。这一页看 TTL 和 CMOS 两大家族的经典型号,以及必须关注的电气参数。
设26℃后需升到28℃才制冷、降到24℃才制热——中间2℃不响应,防止压缩机频繁启停
施密特触发器特点与应用
小区楼道灯:傍晚暗到一定程度才亮,亮到一定程度才灭——飞虫掠过不会反复跳变。这就是"双阈值"的妙处,也是施密特触发器的核心优势所在。
温度升到 26℃ 才制冷,降到 24℃ 才停,区间内不动作
积分型单稳态触发器结构
施密特触发器用滞回比较稳定电平,但很多场合要的是'受控延时'——给一次触发,输出固定宽度暂态再翻回原态。核心办法是把 RC 积分网络和门电路组合起来做积分型单稳态。
水流注入桶中,水位慢慢涨——涨到溢出口(门限阈值)翻转;水位上升过程就是积分延时
积分型单稳工作过程
积分型单稳态一次完整动作分四步,时序和阈值共同决定每段长度。
积分型单稳态参数计算
从暂稳态充电过程推导出 tw、tre 与 RC 的关系,最终得到最高工作频率限制。
微分型单稳态触发器结构
上一页的积分型单稳对触发脉冲宽度有要求,太窄就无法触发。想让电路对极窄尖脉冲也能响应,就得换个思路——先让触发信号经过微分环节,把边沿变成尖峰,再去触发门电路。
敲一下只产生瞬间响声,不管你后面按住门铃多久
微分型单稳工作过程
微分型单稳一次完整循环分四步:稳态→触发→暂态→恢复,节奏由RC定时。
微分型单稳态参数计算
从触发到求解,按时序看脉宽TW与RC的定量关系是怎么一步步推出来的。
积分型 vs 微分型单稳态
两者都能输出固定宽度的单脉冲,但 RC 电路位置不同,导致抗噪能力与触发要求截然相反——选型时极易混淆。
- RC 积分电路位于反馈支路(输出→输入端)
- 输出脉宽 Tw ≈ 1.1RC(ln3 倍)
- 积分平滑噪声,抗干扰能力强
- 对触发脉冲宽度无严格要求
- RC 微分电路位于触发输入支路
- 输出脉宽 Tw ≈ 0.7RC(ln2 倍)
- 微分放大噪声,抗干扰能力弱
- 触发脉冲必须比输出脉宽更窄
集成单稳态触发器
前面用门电路搭出的单稳态,电阻电容会随温度漂移,调试费力。工程里更常用集成单稳态芯片——参数稳定、外围简单,但分两种行为截然不同的类型。
定时器按一下走完即停;感应灯每次感应到人都重新计时
集成单稳态设计实例
用脚本演示 74121/74123 外部 RC 参数计算与脉宽推算流程。
calc_tw 把 K×R×C 封装为函数;K_121=0.7、K_123=0.45 体现两芯片内部比较器阈值差异;正向算 tw、反向解 R 完整跑通工程设计流程。
多谐振荡器概述
上一节的单稳态电路要靠外触发才肯翻转一次。要想让电路完全自己摆动、不停吐出方波——不需要任何人推——这就是多谐振荡器的舞台。
心脏不用人下命令,自己按节律搏动;振荡器无需触发,自己按周期翻转
施密特触发器构成多谐振荡器
上一页讲了多谐振荡器是'无稳态'电路——没有外触发也能自己翻转。下面看最经典的搭法:把施密特反相器的输出经RC反馈回输入,利用两个阈值的来回切换,自动把RC的指数充放电酿成方波振荡。
水涨到上沿→翻转倾泻(放电);降到下沿→续灌(充电),自动来回
施密特多谐振荡器工作过程
RC 充放电在两个阈值之间来回穿越,自激产生方波。
对称式多谐振荡器
上一页用施密特触发器拼出了多谐振荡器,但那只是借来的组合。真正经典、芯片内部最常见的,是把两个反相器对称地交叉耦合在一起——这才是多谐振荡器的「原型」。
中间支点像 C1、C2 交叉耦合,两端反向联动;R 让系统停在临界点,于是跷跷板永远晃、永远反相
对称式多谐振荡器分析
对称式多谐振荡器一个周期内电路状态与Vo1/Vo2输出波形的对应关系
非对称式多谐振荡器
对称式多谐振荡器的高低电平时间严格相等,占空比锁死在50%。但工程里经常需要不对称的方波——比如用短促的触发脉冲驱动一段长延时——这时候就必须让两侧RC参数不同。
两侧放行时长不等但自动循环,调任一边的定时器互不影响
对称式 vs 非对称式多谐振荡器
对称式只能输出50%方波,想变占空比得改用非对称式。两者电路结构、调节自由度差别很大,值得一比。
- 电路完全镜像对称,两管参数相同
- RC₁ = RC₂,两边充电时间相等
- 占空比固定约50%,几乎不可调
- 改RC只能同时调频率和占空比
- 电路结构不对称,两管或RC可不同
- RC₁ ≠ RC₂,充电时间独立设置
- 占空比自由可调,可偏离50%
- 频率和占空比可相对独立调节
自测检验
反相施密特触发器的输入曾超过上限阈值 VT+,随后下降。要使输出重新变为高电平,输入必须满足哪一条件?
知识总结
- ✓PLD演进本质:牺牲固定结构换取可编程性,密度越高自由度越大
- ✓CPLD擅长确定时序,FPGA擅长高密度并行
- ✓施密特触发器用回差死区换抗干扰,代价是灵敏度下降
- ✓积分型单稳抗干扰强但定时粗,微分型定时精但怕窄脉冲干扰
- ✓多谐振荡器本质:施密特+RC正反馈环,频率由RC决定
课后思考
先自己琢磨一会儿,再翻开参考答案看看思路。
参考答案出现反常输出——输出脉冲不再受RC控制,而被触发脉冲宽度接管。原因是电路无法在触发期间启动新的暂稳态,无法正常回翻。
参考答案看I/O数量和时序需求。I/O少、上电即用、组合逻辑为主,选CPLD;寄存器多、时序复杂或需可重构,选FPGA,哪怕成本更高。
参考答案受电源波动、温度使RC常数变化、管子参数离散性等影响。频率精度有限,只适合低成本、低精度场合(如指示灯闪烁),不适合精密时钟。